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¶ 김화랑
– 3나노 반도체라는 건 말 그대로 풀이하면 회로 선폭이 3나노미터인 트랜지스터가 잔뜩 들어간 소자를 뜻한다.
– 지금의 트랜지스터 원리를 개선한 3진법 트랜지스터나 아예 다른 연산 방식인 양자 컴퓨터 등의 연구가 진행되고 있다.
– 5나노 반도체, 3나노 반도체라는 것은 실제 길이(physical feature)가 5나노미터, 3나노미터가 아니라 무어의 법칙에 따라 길이를 줄였을 때와 같은 성능을 가지는 반도체라는 뜻이다.
♧ 3나노 반도체
3나노 반도체라는 건 말 그대로 풀이하면 회로 선폭이 3나노미터인 트랜지스터가 잔뜩 들어간 소자를 뜻한다. 그러나 실제로는 회로 선폭이 3나노미터임을 의미하는 것은 아니다.
삼성전자 파운드리에서 3나노 반도체를 세계 최초로 공개했다. 이걸 보고 “3나노(미터) 미세공정이 성공했구나!”라며 감탄하는 사람들이 많다. 3나노 반도체라는 건 말 그대로 풀이하면 회로 선폭이 3나노미터인 트랜지스터가 잔뜩 들어간 소자를 뜻한다. 그러나 실제로는 회로 선폭이 3나노미터임을 의미하는 것은 아니다.
“어? 3나노 반도체 회로가 3나노가 아니라고?“
반도체 소자는 트랜지스터, 그중에서도 대부분 전계효과 트랜지스터(FET)를 이용하며, 그 재료는 지금까지도 금속(metal)-산화물(oxide)-반도체(semiconductor)를 이용하여 제작되고 있다. 각 재료의 앞글자를 따 MOSFET이라고 한다. MOSFET을 이용한 반도체 소자는 개발 초기에 2차원 평면 기판 위에 제작되었기에, 이후 개발 방향은 소자의 크기를 줄이는 방식으로 이루어졌으며 이는 성능 향상으로 귀결되었다.
반도체 업계에는 ‘무어의 법칙’이라는 유령이 공공연히 떠돌고 있다. 인텔 공동 창립자인 고든 무어가 발표한 법칙인데, 그 말인즉슨 반도체 성능이 2년마다 2배씩 향상된다는 뜻이다.
반도체 업계에는 ‘무어의 법칙’이라는 유령이 공공연히 떠돌고 있다. 인텔 공동 창립자인 고든 무어가 발표한 법칙인데, 그 말인즉슨 반도체 성능이 2년마다 2배씩 향상된다는 뜻이다. 선폭을 30%씩 줄이면 전체 길이도 30% 줄어들고, 그에 따라 면적은 (1-0.3)(1-0.3)=0.49≈50%로 기존 면적의 절반 크기로 줄어들게 된다. 즉, 소자의 선폭을 기존 선폭의 30%로 줄이면, 면적 대비 성능이 2배로 증가함을 뜻한다.
공정의 네이밍은 무어의 법칙에 따라 최소선폭의 길이(정확히는 half pitch-to-pitch) 또는 gate length의 숫자를 따서 붙였다. 90→65→45→32→22→14→10→7→5나노로 줄어드는 숫자는 바로 무어의 법칙으로부터 예견한(이라고 읽고 공돌이를 갈아 넣은) 2년마다 30%씩 줄어드는 MOSFET 소자의 최소선폭 길이들이다. 즉, 이번에 삼성전자에서 발표한 3나노라는 수치는 5나노 공정의 후속 세대의 공정을 의미한다. 정말이지 엄청난 수치다.
지금의 트랜지스터 원리를 개선한 3진법 트랜지스터나 아예 다른 연산 방식인 양자 컴퓨터 등의 연구가 진행되고 있다.
양자역학을 배운 사람들은 미세회로에서 양자 터널링(quantum tunneling)에 의한 부작용 때문에 후속 공정을 쉽사리 하지 못하는 것 아니냐고들 말한다. 반은 맞고 반은 틀린데, 물론 터널링 때문에 미세회로에서는 short channel effect(단채널 효과)와 leakage current(누설전류)가 발생하게 된다. 7나노 이하 트랜지스터에서는 gate oxide를 통한 터널링을 컨트롤하는 게 관건이다. 바꿔 말하면, 더이상 기존의 트랜지스터 구조를 이용하여 미세화 공정으로 가게 되면 터널링으로 인한 한계를 필연적으로 겪게 됨을 의미하고, 이를 해결하기 위해 지금의 트랜지스터 원리를 개선한 3진법 트랜지스터나 아예 다른 연산 방식인 양자 컴퓨터 등의 연구가 진행되고 있다.
그러나, 사실 터널링 이전에 미세공정 자체가 어렵다. 반도체 소자 패터닝은 빛, 그중에서도 자외선(UV) 파장 영역을 이용한다. 1980년대에는 가시광선 파장대의 빛을 사용했으나, 2022년의 미세공정에는 13.5 nm 파장의 극자외선(EUV)을 사용한다. 공정이 미세화될수록 사용하는 빛의 파장은 짧아지고 파장이 짧아짐에 따라 진동수가 증가하기에 에너지 또한 증가한다. 자세한 내용은 생략하지만, 고에너지의 빛을 다루는 공정을 에러 없이 실현시키는 것은 매우 어렵다. 이뿐만 아니라 패터닝 방법도 기술적으로 많은 부분 개선되었으나, 결과적으로 기존의 2차원 평면상 패터닝으로는 무어의 법칙을 해결할 수 없게 된 것이다.
그래서 기존의 1 gate만 이용할 수 있었던 2차원 Planar 트랜지스터의 gate 부분을 위로 길게 늘인 FinFET (3 gate on channel) 구조나, 이를 개량한 GAAFET, MBCFET (4 gate on channel) 구조 등이 제안되었고 일부 실현되었다. 그리고 소자 층을 쌓아 위아래 층의 배선을 잇는 방식도 십수 년 전부터 개발되었다. 삼성전자는 싱글스택으로 100단 이상 적층하는 기술을 가지고 있었다. 그러다 재작년 미국의 마이크론이 더블스택이긴 하지만 176단 3D 낸드를 세계 최초로 양산해내면서 삼성전자에 한 방 먹였고, 이에 삼성전자는 절치부심하여 올해 초 싱글스택 100단 이상 가능하니 더블스택으로 256단을 양산하겠다는 선전포고를 날렸다.
요약해보자. 정직하게 길이를 줄여 소자를 만들게 되면 물리적 한계에 도달하여 여러 문제가 생기게 된다. 그리고 애초에 제작기술 자체가 현재로서는 불가능한 점도 있다. 5나노 반도체, 3나노 반도체라는 것은 실제 길이(physical feature)가 5나노미터, 3나노미터가 아니라 무어의 법칙에 따라 길이를 줄였을 때와 같은 성능을 가지는 반도체라는 뜻이다. 즉, 마케팅 측면에서 바라보는 게 맞는다. 실제로 같은 5나노 반도체라 하더라도 각 회사에서 만든 반도체 소자의 선폭 길이를 살펴보면 모두 다르고 당연히 5나노미터보다 훨씬 길다.
반도체는 산업의 쌀이라고 한다. 고성능 반도체 개발에 성공하게 되면 소비시장을 거의 독점하게 되기에 엄청난 이득을 보기 때문이다.
반도체는 산업의 쌀이라고 한다. 고성능 반도체 개발에 성공하게 되면 소비시장을 거의 독점하게 되기에 엄청난 이득을 보기 때문이다. 공정개발 및 양산에 들이는 돈이 어마어마하기에 기업 입장에서는 완전 데스매치다. ASML의 EUV 노광장비 1대 가격이 5000억에 육박하니 말 다했다. 엄청나게 고가임에도 선주문이 밀려들고 주문을 확보하지 못한 기업은 발을 동동 구른다고 한다.
반도체 소자는 선폭은 줄여 소자는 더 작게 만들어야 하면서, 저전력으로 작동해야 하고, 누설전류도 잡아야 하며, 발열도 잡아야 하고, 수율도 잡아야 하니 외계인을 잡아다 갈아 넣는다는 말이 나오는 것이다. 3나노 공정 반도체는 엄청난 성과다. 하지만 3나노 공정 반도체의 선폭이 3나노가 아니라는 사실은 꼭 짚고 가고 싶었다.
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3줄 요약
1. 3성전자 3나노 공정 성공.
2. 3나노 공정 쩐다… 어케 했누.
3. 3나노 공정은 3나노가 아니다.
**작성자의 허락을 얻어 모셔 왔습니다.
